Sistemi sequenziali

Consideriamo un flip-flop dinamico di tipo D, a singola fase, sincronizzato sul fronte di discesa del clock....Vediamo quali sono le relazioni temporali da rispettare per avere un corretto funzionamento del flip-flop. Considerando il diagramma temporale di figura 3.2, il segnale D dovrà stabilizzarsi prima del fronte attivo del clock (cioè quello di discesa). L’intervallo di tempo minimo che intercorre fra l’ultima variazione di D e il fronte attivo del clock prende il nome di tempo di setup, ts. Inoltre è necessario che D resti stabile anche per un tempo successivo al fronte del clock. Si definisce allora tempo di hold, th, il minimo intervallo di tempo che deve trascorrere dal fronte attivo del clock prima che si verifichi una variazione di D. Se D varia nell’intervallo ts+th non è più garantito il corretto funzionamento del flip-flop, il quale può entrare in uno stato metastabile (o comunque avere un funzionamento per cui le uscite diventano impredicibili). L’uscita Q, a causa delle non idealità dei dispositivi impiegali, varierà con un certo ritardo rispetto al fronte attivo del clock. Si definisce allora il tempo tq, detto clock-to-q delay, come l’intervallo di tempo minimo, che deve trascorrere dal fronte attivo del clock per avere un’uscita Q stabile. Il ritardo ts è legato al tempo necessario perché la capacità CM si carichi (o si scarichi). Analogamente il tempo tq è legato alla carica o scarica della capacità CS; infatti, l’uscita varia quando la fase φ si abbassa, cioè quando lo slave diventa trasparente. Da questo istante di tempo bisogna dar modo alla capacità Cs di caricarsi o scaricarsi; ci sarà quindi un ritardo (sostanzialmente dovuto all’invertitore) responsabile del tempo tq. Continua »