flip flop SR e JK

Appunto inviato da pulcina1000
/5

flip flop SRcon porte nor e flip flop JK come divisore di frequenze. Osservazione del comportamento. (3 pagine formato doc)

Frasconi Laboratorio di elettronica 30/09/2005 Frasconi Laboratorio di elettronica 30/09/2005 Carlotta Itis “G.
Ferraris” Relazione n° 4bi San Giovanni Valdarno 1 OGGETTO = Flip flop SR con porta nor e Flip flop JK come divisore di frequenza STRUMENTI E MATERIALI USATI = basetta,fili elettrici,cavi di collegamento,led,resistenze 330 Ohm,oscilloscopio,alimentatore,integrato 7402 e 7476 I circuiti digitali si dividono in: combinatori(dove il valore dell'uscita dipende solo dal valore dei bit applicati in ingresso); sequenziali(in cui il valore dell'uscita dipende dagli ingressi applicati e dallo stato logico precedente della stessa uscita: pertanto,dovendo ricordare il suo stato precedente possiede 1 o più elementi di memoria); Nei circuiti sequenziali,l'eventuale cambiamento di stato di un flip-flop non si fa coincidere con l'istante in cui di modificano i valori gli ingressi ma con l'istante in cui un altro ingresso,detto di sincronismo o di clock(CK),va a 0 o a 1.Un flip-flop che funziona col clock viene detto sincronizzato.Altrimenti si diceasincrono.Il clock può essere attivo su quattro livelli logici: ATTIVO A LIVELLO LOGICO 1, ATTIVO A LIVELLO LOGICO 0, SUL FRONTE DI SALITA, SUL FRONTE DI DISCESA. Il flip-flop SR è il dispositivo di memoria più semplice.Ha due ingressi chiamati Set e Reset (Set(S) = attivazione, Reset(R) = disattivazione) ed una uscita chiamata Q e Q(cioè lo stato negato di Q).
(Fig.1) Combinazione SR = 00: L'uscita conserva lo stato precedente(Q =Q0) Combinazione SR = 01: Ponendo R =1, l'uscita Q si porta a 0 indipendentemente dallo stato precedente. Combinazione SR = 10: Ponendo S = 1,l'uscita Q si porta a 1 Combinazione SR = 11 Tale combinazione và evitata perché dal punto di vista logico è un incongruenza: è perciò chiamata condizione proibita. Il flip.flop JK ha anch'esso due ingressi denominati rispettivamente JK che operano in modo analogo agli ingressi Set,Reset con la differenza che se J = 1 e K = 1 la configurazione non è più proibita ma possibile:si ha il cambio di stato(cioè se è a 1 và a 0 e viceversa) J K Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 (Tabelle di verità.Nei due circuiti la solo differenza stà nel momento di sincronismo) Nella prima prova abbiamo creato un flip-flop SR utilizzando l'integrato 7402 con porte NOR. Nella nostra esperienza il flip-flop SR è asincrono in quanto assente il momento di sincronismo o clock.Per realizzare la nostra esperienza abbiamo costruito il circuito lo schema elettrico:i led erano collegati all'uscita e in base a come erano(accesi/spenti) ci dicevano se l'uscita aveva valore 1 o 0 .Dopodichè avendo fatto le dovute considerazioni abbiamo determinato la tabella SET-RESET(fig.1).Abbiamo confrontato la tabella della pratica con quella della teoria e possiamo affermare che l'esperienza è positiva. Nella seconda prova volevamo creare un flip-flop JK come divisore di frequenza.Oltre agli ingressi J e K ci sono altri due ingressi supple